模拟IC设计工程师成长日记

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截至2022年底，以一名模拟IC工程师的身份进入职场，刚好一年半，从开始负责项目中的模块电路设计，到现在独立负责新项目的设计，所有的经历和感受，对自己来说，都是一种非常宝贵的成长，今天，也是今年上班的最后一天，简单说一下，过去一年半我都做过什么、收获了什么和自己不同阶段的心态变化过程。

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1．我都做了什么？

刚进入公司的我，第一个月主要还是熟悉公司的产品线、工作环境、办公系统，第二个月开始就参与一个接近尾声的项目，负责LDO和UVLO的仿真设计，更多程度上还是以熟悉文档规范性和电路设计规范性为主要目的，并没有进行很深的研究和改动；

一到三个月，通过之前对公司核心产品的学习调研，在研发和测试同学之间开展了两次部门内部的PPT展示和讨论，在电路设计前，可以和测试同学针对指标和测试方法进行讨论，加速了我对电路的理解，尽管这时候还没有深入的研究过电路，而是从实际应用出发，这一点我觉得很棒

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三到六个月，参与新的项目，跟着前辈负责Chargepump的设计，在整个期间，才发下，CP设计时序相当复杂，这是我之前没有想到的，在时序分析和逻辑设计上也是花了很多时间，这个项目可以说是进公司来参与的第一个项目，在前辈的带领下，对系统似懂非懂的情况下做完了

六个月以后，参与了公司首款XX项目，主要做了BIAS/LDO/OSC/阻抗检测/IO接口的设计，也针对其中的一些理解写过一些技术分享，是我收获最多了项目了

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从上个月开始，独立负责带CLASS AB功率放大器项目，我的心情的复杂和紧张的，不仅要cover整个项目的电路设计是否能够完成，还要从竞品分析、封装兼容性评估、版图面积评估各方面需要你来cover，这可能是我工作开始，主动能动性最强的一段时间了，哈哈哈

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2．我都收获了什么？

在模块电路设计阶段，其实主要视角都停留在给我的Spec如何实现，电路架构如何选择，性能参数如何分析，器件尺寸如何取等等，其实这个阶段挺感谢一个前辈，帮我在分析电路方面打开了思路，哈哈哈！！！但模块设计有一个局限性，就是你不知道系统对他的要求如何，你只知道按照spec这样做，但不知道为什么这样做，怎莫样能考虑到实际应用的case，这是我在独立负责项目开始，才看到的新领域

独立负责项目阶段，首先就是分析主要的性能指标，学习推导理论分析模型，实际仿真调试，是否能够做到spec，做初步的评估，这是设计阶段的基石，只有这个阶段做踏实了，设计阶段就是更详细corner的验证，详细case的验证，最起码电路方案不会有大的改变了，仅仅是参数优化设计

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3．不同时期的心态变化？

初入公司，就是自卑，身边太多优秀的大佬，平时聊天大家都在讨论项目，什么噪声，失配、THD，带宽，零极点设计等等我都插不上话，毕竟我很菜嘛

后来，也不断努力提升自己的技术，用牛客网刷题，巩固知识点，因为上面有专门针对数字IC岗的题库，题库整理的很全面，而且配答案，用起来很方便~

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进来一年，和别人可以针对一些问题进行batlle，虽然最终自己理解错的居多，但也是在自信心上有了改变，这也是我成长比较快的时期

到2022年底，感觉更多的是大家都很忙，自己也要更加独立负责一些东西，慢慢变得稳重起来，说好呢也不好，反正一直把握专注技术这条主线，就行了，提升技术，做好产品，这也是我的初衷

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4．下午茶充电时间

闲聊这么多，分享一下，关于设计电路前需要准备的一些思考内容吧

首先介绍下几个测试环节：

（a）CP（Chip Probing），指晶圆测试，CP测试在整个芯片制作流程中处于晶圆制造和封装之间，晶圆（wafer）制作完成之后，成千上万的裸die（未封装的芯片）规则的分布满整个wafer，由于尚未进行划片封装，芯片的管脚全部裸露在外，这些极微小的管脚需要通过更细的探针（probe）来与测试机台（Tester）连接，从而进行的芯片测试，就是CP测试。

（b）FT（Final Test），是芯片出厂前的最后一道拦截，测试对象是针对封装好的chip，CP测试之后会进行封装，封装之后会进行FT测试，DT测试是一种针对电器元件进行通电试验，以测试芯片是否可以正常工作，FT测试非常直观，能用就是能用，但不能用它测试出问题所在

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一些测试中的名词解释：

（a）Pitch：芯片的两个引脚的中心距离，如果pitch为0.35mm，会带来测Rdson测困难，间距越大，越容易画PCB，整个要提前评估好，降低测试设备要求

（b）socket：芯片测试座，芯片测试座是芯片引脚的延伸，可以这样理解，IC socket测试座实际上是一个符合测试要求的精密接头

其次，我们在电路设计前需要做好DFX的考虑，目的就是保证我们产品电路做出来的成功率

包括：DFR/DFS/DFM/DFT /DFA

上面的内容，公司都会有对应的一些项目经验去参考，来规避历史项目犯过的错误

好了，今天就先聊到这里了，希望自己的成长过程也能帮助到更多的IC designer！

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2023.01.20今天最后一天上班，分享一下我在做低压LDO的几个Debug过程，也是一个小小的总结
一、LDO输出电压后仿真相比前仿真掉的很多

问题描述：

在后仿真R+CC时，发现1.8V电源1.6V输出的LDO输出电压在加上负载电流后相比前仿真掉的更快，也就是驱动能力不

Debug过程：

首先，理论分析，因为低电源下的LDO本来给P型PASS管留下的drop电压只有200mV，这本身就比较吃紧；其次，通过后仿真发现，VDD电压是准确的1.8V，输出1.6V没有问题，但加逐渐增大负载电流时，就存在电压掉的太快问题，很奇怪，这时候怀疑PASS管版图器件的Source端电压是不是真正的1.8V，经过和后端同时一起检查layout发现，发现版图DVDD的pin离功率管source很远，且线很细，可能就是这个寄生电阻导致的压降，导致输出掉的比较厉害，经过将该电源线加宽，该问题解决，所以定位就是因为版图的IR drop导致的PASS管Drop电压不足导致的驱动能力变弱